12秋电大《EDA技术》在线作业1

《EDA技术》在线作业1
试卷总分：100
单选题


一、单选题（共 20 道试题，共 100 分。）
1.在VHDL语言中，下列对时钟边沿检测描述中，错误的是
A. if clk’event and clk = ‘1’ then
B. if falling_edge(clk) then
C. if clk’event and clk = ‘0’ then
D. if clk’stable and not clk = ‘1’ then
此题选: D
2.现代EDA设计思想是______________。
A. 自下而上
B. 自外而里
C. 自上而下
D. 自里而外

3.假设变量初值为：a＝2，b＝4，则以下程序执行后，a和b的值分别为architecture rtl of example is begin process variable a ，b：std_logic; begin a :＝ b; b :＝ a; end process; end rtl;
A. 2，2
B. 2，4
C. 4，2
D. 4，4
此题选: D
4.VHDL常用的库是
A. IEEE
B. STD
C. WORK
D. PACKAGE

5.进程语句的启动条件是
A. wait语句或敏感信号量
B. wait语句
C. 敏感信号量
D. wait语句或且敏感信号量

6.请在下例的语句中选择所需的符号____。signal a,b,c : std_logic;c____a＋b after 10ns;
A. :＝
B. <＝
C. ＝＝
D. ＝

7.EAB中RAM的大小可灵活配置，Altera FLEX 10K 系列器件中的EAB作RAM用时，有哪几种配置模式
A. 512x8，1024x4，2048x2，4096x1
B. 256x8，512x4，1024x2，2048x1
C. 256x4，512x2，1024x1
D. 256x16，512x8，1024x4，2048x2

8.在VHDL中，用语句_____表示clock的下降沿
A. clock’EVENT
B. clock’EVENTANDclock=’1’
C. clock=’0’
D. clock’EVENTANDclock=’0’
此题选: D
9.一个完整结构的结构体由哪两个基本层次组出
A. 数据说明和进程
B. 结构体说明和结构体功能描述
C. 顺序描述语句和并行执行语句
D. 结构体例化和结构体赋值

10.在结构体说明中的几种结构体功能描述语句为 语句。
A. 顺序执行
B. 并行执行
C. 顺序/并行执行
D. 循环执行

11.下列关于CASE语句的说法不正确的是
A. 条件句中的选择值或标识符所代表的值必须在表达式的取值范围内。
B. CASE语句中必须要有WHEN OTHERS=NULL；语句。
C. CASE语句中的选择值只能出现一次，且不允许有相同的选择值的条件语句出现。
D. CASE语句执行必须选中，且只能选中所列条件语句中的一条。

12.常用的硬件描述语言有
A. VHDL、Verilog、C语言
B. ABEL、c＋＋
C. VHDL、Verilog、ABEL
D. 汇编语言、ABEL、VHDL

13.关于数组A的定义如下：signal A：bit_vector(7 downto 0);那么，A=“00110101”，A(7 downto 5)＝_____________。
A. ’010
B. ‘001
C. ‘011
D. ’100

14.下例程序执行后，X和Y的值分别为 。process(A,B,C) variable D : std_logic; begin D := A; X <= B+D; D := C; Y <= B+D; end process;
A. B+C和B+A
B. B+A和B+C
C. B+C和B+C
D. B+A和B+A

15.VHDL的语言要素包括以下几类
A. 数据对象、数据类型、操作数、操作符
B. 数据对象、结构体、操作数、操作符
C. 实体、数据类型、操作数、操作符
D. 数据对象、配置、操作数、重载操作符

16.Altera公司开发的开发软件为
A. Foundation
B. ispDesignEXPERT
C. MaxplusⅡ
D. ISE

17.值为“1110”的标准逻辑矢量，进行ror运算后值为____________ 。
A. 1100
B. 1010
C. 0111
D. 0011

18.重载操作符的定义一般见于 IEEE 库的哪几个程序包
A. std_logic_arith、std_logic_unsigned、std_logic_signed
B. std_logic_arith、std_logic_unsigned、std_logic_1164
C. std_logic_unsigned、std_logic_1164、std_logic_arith
D. std_logic_1164、std_logic_arith、std_logic_unsigned、std_logic_signed

19.下面哪种语句不是并行语句
A. wait语句
B. process语句
C. 块语句
D. 生成语句

20.VHDL程序基本结构包括
A. 实体、子程序、配置
B. 实体、结构体、配置、函数
C. 结构体、状态机、程序包和库
D. 实体、结构体、程序包和库
此题选: D