13秋福建师范大学《EDA技术》在线作业二

福师《EDA技术》在线作业二
试卷总分：100 奥鹏学习网（aopeng123.cn) 发布
多选题
判断题
一、多选题（共 10 道试题，共 20 分。）
V
1. 用PLD器件实现设计的优势有哪些（）？
A. 周期短
B. 投入少
C. 风险小
D. 对于成熟的设计往往采用PLD
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2. 状态机常用的编码方式有（）。
A. 顺序编码
B. 格雷编码
C. 约翰逊编码
D. 一位热码
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3. 目前的EDA技术主要特点有哪些（）。
A. 使用普及
B. 应用广泛
C. 工具多样
D. 软件功能强大
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4. 衡量仿真器性能的重要指标有哪些（）。
A. 仿真速度
B. 仿真的准确性
C. 仿真的易用性
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5. EDA技术发展阶段描述正确的是（）。
A. CAD阶段
B. CAE阶段
C. EDA阶段
D. 以上都不对
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6. 综合有哪几种形式()。
A. RTL
B. 逻辑综合
C. 将逻辑门表示转换到版图表示
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7. IP核一般分为哪几种（）。
A. 硬核
B. 固核
C. 软核
D. 以上全不对
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8. 按照处理的HDL语言类型，仿真器可以分为（）。
A. Verilog HDL仿真器
B. VHDL HDL仿真器
C. 混合仿真器
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9. 常用的集成FPGA/CPLD开发工具有哪些（）。
A. MAX+plus II
B. Quartus II
C. ISE
D. ispLEVER
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10. 下面哪些是专业提供第三方EDA软件工具的公司（）。
A. Cadence
B. Mentor
C. Synopsys
D. Synplicity
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福师《EDA技术》在线作业二
试卷总分：100 奥鹏学习网（aopeng123.cn) 发布
多选题
判断题
二、判断题（共 40 道试题，共 80 分。）
V
1. Synplify是一种FPGA/CPLD的逻辑综合工具。
A. 错误
B. 正确
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2. 状态机可以分为：米里型和摩尔型两类。
A. 错误
B. 正确
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3. IP是Intellectual Property的缩写。
A. 错误
B. 正确
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4. 数字设计流程中采用原理图方式适合描述电路的连接关系核接口关系。
A. 错误
B. 正确
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5. 时序仿真也叫后仿真。
A. 错误
B. 正确
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6. 布局布线为将综合生成的电路逻辑网表映射到具体的目标器件中实现，并产生最终的可下载文件的过程。
A. 错误
B. 正确
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7. 有限状态机的复位分为两种：同步复位和异步复位。
A. 错误
B. 正确
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8. IP核中的软核与生产工艺无关，不涉及物理实现，为后续设计留有很大空间。
A. 错误
B. 正确
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9. Verilog HDL中的常量主要有：整数，实数和字符串
A. 错误
B. 正确
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10. Verilog HDL语法要素与软件编程语言（如C语言）是完全相同的。
A. 错误
B. 正确
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11. 对设计而言，采用的描述级别越高，设计越容易。
A. 错误
B. 正确
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12. CAD是Computer Aided Design,计算机辅助设计的缩写。
A. 错误
B. 正确
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13. 状态机设计主要包含三个对象：当前状态，次状态和输出逻辑。
A. 错误
B. 正确
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14. Verilog HDL中assign为持续赋值语句。
A. 错误
B. 正确
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15. PROM(Programmable Read－Only Memory），可编程只读存储器的缩写。
A. 错误
B. 正确
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16. SRAM是指静态存储器。
A. 错误
B. 正确
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17. 采用原理图方式的数字设计的可重用性、可移植要差一些。
A. 错误
B. 正确
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18. FPGA是Field Programmable Gate Array,现场可编程门阵列的缩写。
A. 错误
B. 正确
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19. JTAG边界扫描测试技术提供了一种合理而有效的方法，用以对高密度、引脚密集的器件和系统进行测试。
A. 错误
B. 正确
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20. 混合仿真器就是能同时支持Verilog和VHDL的仿真器。
A. 错误
B. 正确
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21. SOC是System On Chip,芯片系统的缩写。
A. 错误
B. 正确
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22. 综合指的是将较高级抽象层次的设计描述自动转化为较低层次描述的过程。
A. 错误
B. 正确
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23. 集成度是PLD器件的一项重要指标。
A. 错误
B. 正确
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24. 解释型仿真器速度慢一些，但可以随时修改仿真环境和仿真条件。
A. 错误
B. 正确
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25. 有限状态机可以认为是组合逻辑和寄存器逻辑的特殊组合。
A. 错误
B. 正确
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26. Verilog HDL和 VHDL目前还都不是IEEE标准。
A. 错误
B. 正确
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27. 仿真也称模拟，是对所设计电路的功能的验证。
A. 错误
B. 正确
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28. JTAG是Joint Test Action Group, 联合测试行动组的缩写。
A. 错误
B. 正确
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29. HDL是一种用文本形式来描述和设计电路的语言。
A. 错误
B. 正确
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30. Verilog HDL不支持条件语句。
A. 错误
B. 正确
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31. 数字设计流程中的设计输入的表达方式一般有原理图方式核HDL文本方式两种。
A. 错误
B. 正确
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32. Verilog HDL支持赋值语句。
A. 错误
B. 正确
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33. IP核中的硬核可靠性高，能确保性能，能够很快投入使用。
A. 错误
B. 正确
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34. Verilog HDL数据类型是用来表示数字电路中的物理连线、数据存储和传输单元等物理量的。
A. 错误
B. 正确
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35. CPLD是Complex Programmable Logic Device,复杂可编程逻辑器件的缩写。
A. 错误
B. 正确
需要购买答案的联系QQ:79691519满分：2 分
36. 目前在数字系统的设计中，主要采用Bottom-UP设计为主。
A. 错误
B. 正确
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37. PLD是一种全定制器件。
A. 错误
B. 正确
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38. 如果只需要在上电和系统错误时进行复位操作，采用异步复位方式比同步复位方式好。
A. 错误
B. 正确
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39. Verilog HDL中整数型常量是不可以综合的。
A. 错误
B. 正确
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40. Alter的FPGA器件主要由两类配置方式：主动配置方式和被动配置方式。
A. 错误
B. 正确
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